简析分段Viterbi解码并行算法设计及基于GPU实现

论文导读：处理器实现Viterbi译码器则难从使得通信速率做的很高。然而具有网格结构的Viterbi算法本身具有开发并行实现的潜力,为此,本论文探讨Viterbi解码的并行算法设计极为基于GPU的实现不足。本论文基于现有的几种Viterbi并行算法的实现原理,针对已有算法的问题,提出两种改善的并行Viterbi译码算法。这两种算法通过分段并行Viterbi前
摘要：Viterbi算法作为一种在最大似然作用下最优的译码算法被广泛地运用在卷积码译码器中。由于Viterbi算法的计算复杂度随着卷积码约束长度的增多呈指数级增多,在诸如软件无线电等通信体系中,如果采取CPU或DSP处理器实现Viterbi译码器则难从使得通信速率做的很高。然而具有网格结构的Viterbi算法本身具有开发并行实现的潜力,为此,本论文探讨Viterbi解码的并行算法设计极为基于GPU的实现不足。本论文基于现有的几种Viterbi并行算法的实现原理,针对已有算法的问题,提出两种改善的并行Viterbi译码算法。这两种算法通过分段并行Viterbi前向迭代、子段间幸存路径修正从及全局并行回溯三个并行计算模块有效地降低算法的译码耗时并且取得良好的误码性能。本论文针对下一代移动通信体系LTE标准中广泛采取的咬尾卷积码,设计一种基于最大似然译码算法的并行解码算法；针对工程实现广泛采取的软判决输入译码器,给出基于GPU的并行实现案例。此外,针对所设计的并行算法,在GPU平台上采取CUDA语言进行了编程实现,并进行了大量的实验。实验结果表明,本论文设计的并行解码算法与已有的串行解码算法相比,在保持优良的误码性能前提下可从明显提升译码速度：与已有并行译码算法相比,在误码率和译码速度综合性能上有一定程度的改进。关键词：Viterbi算法论文并行算法论文分段融合论文分段覆盖论文
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Abstract5-8
1 绪论8-11

1.1 课题探讨背景及作用8-10

1.2 本论文的主要探讨内容及结构安排10-11

2 卷积码编码和Viterbi译码算法原理11-22

2.1 二进制卷积码11-16

2.2 卷积码的Viterbi译码算法16-22

2.1 最大似然译码原理16-17

2.2 Viterbi译码算法原理17-22

3 并行Viterbi译码算法设计22-37

3.1 几种典型的并行Viterbi译码算法22-28

3.

1.1 直接并行Viterbi译码算法22-24

3.

1.2 Radix-4并行Viterbi译码算法24-26

3.

1.3 分段并行Viterbi译码算法26-28

3.2 改善的并行Viterbi译码算法28-34
3.

2.1 分段融合并行Viterbi译码算法28-32

3.

2.3 分段覆盖并行Viterbi译码算法32-34

3.3 改善的并行Viterbi译码算法计算性能分析34-37
4 基于GPU和CUDA的并行Viterbi译码器的实现与实验分析37-67

4.1 GPU硬件结构与CUDA编程技术介绍37-40

4.

1.1 GPU与并行计算37-38

4.

1.2 CUDA编程模型与常用存储器模型38-39

4.

1.3 CUDA程序的优化39-40

4.2 几种典型的并行Viterbi译码器的实现与实验结果分析40-50
4.

2.1 直接并行Viterbi译码器40-45

4.

2.2 Radix-4并行Viterbi译码器45-46

4.

2.3 时分复用体系干路中的并行Viterbi译码器46-48

4.

2.4 分段并行Viterbi译码器48-50

4.3 改善的并行Viterbi译码器的实现与实验结果分析50-58
4.

3.1 分段融合并行Viterbi译码器50-52

4.

3.2 分段覆盖并行Viterbi译码器52-53

4.

3.3 实验结果分析53-58

4.4 Tail-biting卷积码译码器的实现与实验结果分析58-62

4.5 基于软输入的Viterbi译码器的实现与实验结果分析62-67

4.5.1 BPSK调制模式下的并行Viterbi软判决译码器62-63

4.5.2 QPSK调制模式下的并行Viterbi软判决译码器63-64

4.5.3 实验结果分析64-67

结论67-68
参考文献68-71
攻读硕士学位期间发表学术论文状况71-72
致谢72-73