试谈心率基于CPLD心率检测仪设计

论文导读：
摘要：介绍基于CPLD的心率检测仪系统。由心电电极采集到的心电信号经过预处理和模/数转换，送给CPLD进行数据存储及处理，实现实时检测与显示心率参数、自动报警等功能。系统在MAX+PLUSII环境下采用自顶向下的设计方法，应用VHDL语言编程实现。
关键词：CPLD心率测量计数器VHDL语言
1007-9416（2012）10-0163-02
1、引言
心率测量是常用的医学检查项目之一，实时准确的心率测量在病人监控、临床治疗、健身及体育竞赛等方面都有着广泛的应用。心率（Heart Rate）：用来描述心动周期的专业术语，是指心脏每分钟跳动的次数，以第一声音为准；也就是在一定时间内，心脏跳动快慢的意思。正常成年人安静时的心率有显著的个体差异，平均在75次/分左右（60—100次/分之间）。心率可因年龄、性别及其它生理情况而不同。初生儿的心率很快，可达130次/分以上。在成年人中，女性的心率一般比男性稍快。同一个人，在安静或睡眠时心率减慢，运动时或情绪激动时心率加快，在某些药物或神经体液因素的影响下，会使心率发生加快或减慢。经常进行体力劳动和体育锻炼的人，平时心率较慢。成人每分钟心率超过100次（一般不超过160次/分）或婴幼儿超过150次/分者，称为心动过速。成人心跳次数小于60次/分就称为心动过缓。心动过速和心动过缓都会影响人的健康，尤其对心脏有问题的人来说，心率监护是一个很重要的指标。

2、测量原理

心电电极提取心电信号，将提取的心电信号经模拟处理后，提取出每个心电图中的QRS波，并通过整形获取R波，设定阈值比较转换为方波输出。两个相邻的R波之间的时间间隔t即为心率周期，将t转换为每分钟心跳的次数则为心率，公式为：60/t。如果用频率为f的时钟脉冲clk0作基准，在t秒时间内对时钟脉冲计数，并设计数值为n，则t=n/f秒，则每分钟心率的计算公式为：60×f/n。当f= 1kHz时，心率为60×1000/n=60000/n。R波信号经A/D转换为脉冲信号输入CPLD，由CPLD控制进行计算。

3、系统组成与实现

系统框图如图1所示。系统可分为三部分：心电信号的采集、信号的预处理以及CPLD模块和显示。这里利用心电信号测量心率，由于心电信号测量方法容易实现，信号易于采集，在实际应用中得到广泛运用。由于采集到的心电信号为mv级，因此需要对心电信号进行预处理（如放大、滤波、整形等）得到关于R的方波信号，再将整形后的信号通过A/D转换器转换为数字信号送给CPLD。CPLD内部对心率值进行计算、比较等处理，实时检测心率信号，存储测量值，同时在LED上实时显示心率值。如果测量的心率值超出正常范围，CPLD则控制报警电路，进行报警。

3.1 心电信号采集

3.

1.1 心电信号提取

人体心电信号通过合适的电极经过右腿驱动电路进入系统。首先滤波放大电路的作用是从噪声中提取心电信号，并把它放大到合适的电平以提供给A/D转换电路。前置放大电路选用仪用放大器AD620，放大倍数为11。主放大电路和后置放大电路选择OP27，放大倍数分别设计为50、1～3。整个电路放大倍数为550～1650连续可调。高通滤波器采用无源RC滤波器，采用运放OP07设计了由4个二阶压控电压源（VCVS）低通滤波器级联构成的八阶低通滤波器，截止频率为100Hz。
3.

1.2 R波检测

R波检测电路由跟随器、QRS滤波器、整波电路、峰值保持电路和比较器组成。预处理后的心电信号经R波检测电路被转换为方波信号。
3.

1.3 心电信号采集

系统对心电信号进行数字化处理的分辨率为8位。CPLD拥有丰富的I/O口，所以选择转换方式为并行，采样频率为1KHz。考虑成本，选用ADC0809作为转换器，将其输出接口以及控制端口与摘自：毕业论文结论范文www.7ctime.com
CPLD相连，由CPLD控制ADC0809转换时序。

3.2 CPLD模块

3.

2.1 A/D控制

根据ADC0809工作原理和工作时序，将系统提供的25MHz时钟进行分频，得到1KHz（clk0）和10H（clk1）z时钟信号。把产生的clk0送入ADC0809的START和ALE引脚，作为采样时钟信号。同时此时钟还被送入ADC0809控制器作为此模块同步信号。clk1提供给报警控制电路。提高clk0的频率可以增加心率计的测量范围和精确度，但同时也会使电路变得复杂；而clk1决定了报警电路模块中发光二极管的闪烁快慢。时钟分频电路是通过VHDL语言编程在MAX+PLUSII[3]开发环境下实现的，部分程序如下：
library ieee；
use ieee.std_logic_116

4.all；

use ieee.std_logic_unsigned.all；
use ieee.std_logic_116

4.all；

entity adc0809 is
port（ clkin：in std_logic；
clk0：out std_logic）；
end adc0809；
architecture rtl of adc0809 is
signal data：integer range 0 to 2499；
signal Q：std_logic；
begin
process（clkin）
begin
if （clkin'event and clkin='1'） then
if（data=49） then
data<=0；
Q<=not Q；
else
data<=data+1；
end if；
end if；
clk0<=Q；
end process；
end rtl；
3.

2.2 心率计算

人的心率[4]不会超出20～250次min的范围，所测量的心率值也就只有有限个数据。这样，可以根据心率的范围，事先设计好一个心率与时钟周期个数n关系的表存放到ROM中。测量到n值时，可以通过查表得到心率值。这种方法的运用大大简化了电路结构，提高了数据处理的速度与论文导读：
准确性。由于人的心率不会超出20～250次/min的范围，所以只要在这个范围之内做表就可以了。

3.3 人机接口

3.1 报警模块

报警模块是心率超出设定值时，利用发光二极管报警。系统测得到的心率值与设定值比较，出现超差则驱动报警电路工作。

3.2 LED显示

显示电路将测得的心率值在3个数码管上显示出来。采用共阴极数码管显示。LED显示模块由CPLD控制。
4、结语
实现了一个基于CPLD的心率检测仪系统，能十分方便地测算出实时心率，为人们的心血管健康提供了参考信息。该系统在EPM7128SLC84-15目标芯片可以优化及扩展测量其他的生理参数，有较好的应用价值。
参考文献
魏庆国，奉华成.基于FPGA的数字式心律计[J].电子技术应用，2005（7）75-77.
费保蔚，庄天戈，程敬之等.一种心电图QRS波检测方法[J].北京生物医学工程，1997，16（1）：11-13.
[3]Robert K.Dueck著.张春 译.数字系统设计[M].北京：清华大学出版社，142-469.
[4]徐宏祥，田丰，刘国权等.基于FPGA的数字心率监测仪设计[J].微处理机，2011（6）.84-90.