基于FPGA数字下变频设计-

论文导读：
摘要：数字下变频（Digital Down Converter or DDC）是软件无线电的核心技术之一，本文首先介绍了数字下变频的原理，然后主要讨论了基于FPGA的数字下变频实现结构，在Xilinx公司ISE10.1开发环境下，通过编写Verilog程序和调用IP核相结合的方式研究了数字下变频的FPGA实现方法，通过FPGA芯片Virtex-5 XC5VLX110T设计实现了数字下变频器，并用Modelsim对各个模块和整个系统进行仿真，结果表明，各个模块和整个系统都能按要求工作，从而验证了FPGA实现数字下变频的正确性。
关键词：数字下变频；IP核；数字频率合成器（DDS）；FPGA
DOI: 10.3969/j.issn.1005-5517.2012.8.008电，通常采用折衷的带通采样的软件无线电结构。因此，数字下变频技术在这种形势下应运而生，所以研究数字下变频技术具有非常重要的意义。
数字下变频是软件无线电系统的重要组成部分，主要完成对信号的混频、滤波、抽取和整形等工作，包括数字混频模块和抽取滤波模块。在数字下变频系统实现方案中，输入的模拟中频信号经过高速A/D采样数字化后与数控振荡器产生的正交本振信号进行混频，然后再由抽取滤波模块进行处理，以输出低速的低频或基带信号。现场可编程门阵列（Field Programmable Gate
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半带滤波器系数的对称性和近一半系数为0，使得滤波运算量大大降低了，因此半带滤波器特别适用于实时处理。由于HB滤波器的阶数越低，相对带宽越小[4]。因此，在小抽取率的情况下，应尽可能用高阶的HB滤波器，以获得尽可能大的信号带宽。
在半带滤波器的设计中采用的是结合Matlab的FDAtool工具箱和Xilinx FPGA设计中的IP core生成器这两个工具，然后在ISE中通过Verilog语言进行例化处理。其具体步骤为首先在FDAtool工具箱中设计好半带滤波器，采用凯撒窗实现，其中通带为0.5MHz，采样率为40MHz。在FDAtool中设计完滤波器后，将相应的系数导入Xilinx的IP核中。经过ISE的综合后在ModelSim仿真的结果如图5所示。从图中可知，输入为CIC滤波器的输出数据，输入经过2倍降采样后，每10个系统时钟周期输出一个采
由图7可以看出，clk为40MHz的采样时钟，也是系统时钟；rst为复位信号，低电平有效；data_in为输入的16位数据，每个系统时钟周期输入一个采样数据；mix_i为混频后的I路信号，每个系统时钟周期各输出一个数据；cic_i为CIC模块输出的I路信号，每5个系统时钟周期各输出一个数据；hb_i为HB模块输出的I路信号，每10个系统时钟周期各输出一个数据；I_out为FIR模块输出的I路信号，每10个系统时钟周期各输出一个数据。
本实验设计最后在Xilinx公司ISE10.1开发环境下，选择FPGA芯片Virtex-5系列的XC5VLX110T设计实现了数字下变频器，经过ISE的综合实现后，数字下变频系统的FPGA资源利用率情况如表1，根据表中硬件资源报告可以看出，此设计占据的资源数完全在硬件的承受范围之内。